fix: fix error behv bug and fpga top signal

fpga/retrosoc_top.v

@@ -36,8 +36,11 @@ module retrosoc_top (
       .xi_i_pad                 (s_sys_clk),
       .xo_o_pad                 (),
       .extclk_i_pad             (s_sys_clk),
-      .clkbypass_i_pad          (1'b1),
-      .rst_n_i_pad              (rst_n_i),
+      .pll_cfg_0_i_pad          (1'b0),
+      .pll_cfg_1_i_pad          (1'b0),
+      .pll_cfg_2_i_pad          (1'b0),
+      .clk_bypass_i_pad         (1'b1),
+      .ext_rst_n_i_pad          (rst_n_i),
       // HOUSEKEEPING SPI
       .hk_sdi_i_pad             (1'b0),
       .hk_sdo_o_pad             (),

tech/tc_pll.v

@@ -10,7 +10,7 @@ module tc_pll (
     output        pll_clk_o
 );
 
-`ifdef RTL_BEHV
+`ifdef RTL_BEHAV
   assign pll_lock_o = 1'b1;
   assign pll_clk_o  = fref_i;
 `else
@@ -26,12 +26,12 @@ module tc_pll (
   assign pll_lock_o = s_lock_cnt == `LOCK_CNT_END;
 
   S013PLLFN u0_pll (
-      .A2VDD33  (),
-      .A2VSS33  (),
-      .AVDD33   (),
-      .AVSS33   (),
-      .DVDD12   (),
-      .DVSS12   (),
+      // .A2VDD33  (),
+      // .A2VSS33  (),
+      // .AVDD33   (),
+      // .AVSS33   (),
+      // .DVDD12   (),
+      // .DVSS12   (),
       .XIN      (fref_i),
       .CLK_OUT  (pll_clk_o),
       .N        (postdiv1_i),